刘正祎同学的研究论文“Optimized Design of a 4-Bit Absolute-Value Detector”在2024年IEEE第二届国际传感器、电子与计算机工程会议（ICSECE）上发表。

这篇论文介绍了一种4位绝对值检测器的优化设计。设计和优化了大小计算器和比较器这两个核心组件。通过分析电路的工作流程，找出了影响整个系统速度的瓶颈，并进行了改进，使得电路运作更加高效，反应速度更快。这种优化的设计有助于提升数字处理设备的性能，特别是在需要快速、精准计算和比较大量数据的场景中，比如智能设备、计算机处理器等领域。

该项目在美国加州大学洛杉矶分校教授Dejan Marković的指导下完成。在项目进行的半年中，刘正祎深入学习并理解了基于逻辑努力的延迟模型，成功地将这些知识应用于电路模型的构建。他积极参与课程会议、小组讨论和创新研讨，并进行了阶段性的成果汇报。通过这个项目，他对半导体器件的原理和设计流程有了更深刻的理解，并期待将这些知识应用于未来的工作中。